Buffer di clock 9DB106BGLF, 5 elementi 105MHz max, TSSOP 28 Pin
- Codice RS:
- 263-7981P
- Codice costruttore:
- 9DB106BGLF
- Costruttore:
- Renesas Electronics
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Unità | Per unità |
|---|---|
| 10 - 18 | 3,975 € |
| 20 - 48 | 3,895 € |
| 50 - 98 | 3,765 € |
| 100 + | 3,265 € |
*prezzo indicativo
- Codice RS:
- 263-7981P
- Codice costruttore:
- 9DB106BGLF
- Costruttore:
- Renesas Electronics
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Renesas Electronics | |
| Numero di elementi per chip | 5 | |
| Corrente di alimentazione massima | 5 μA | |
| Frequenza massima in ingresso | 105MHz | |
| Tipo di montaggio | SMD | |
| Tipo di package | TSSOP | |
| Numero pin | 28 | |
| Seleziona tutto | ||
|---|---|---|
Marchio Renesas Electronics | ||
Numero di elementi per chip 5 | ||
Corrente di alimentazione massima 5 μA | ||
Frequenza massima in ingresso 105MHz | ||
Tipo di montaggio SMD | ||
Tipo di package TSSOP | ||
Numero pin 28 | ||
- Paese di origine:
- TW
Il buffer a ritardo zero Renesas Electronics supporta i requisiti di clock PCIe Gen1 e Gen2. È azionato da una coppia di uscita SRC differenziale da un generatore di clock principale IDT. Attenua i jitter sul clock di ingresso ed è dotato di una larghezza di banda PLL selezionabile per massimizzare le prestazioni in sistemi con o senza clock di spettro diffuso.
Interfaccia SMBus
Jitter ciclo-ciclo < 50ps
Deviazione uscita-uscita < 50 ps
Jitter ciclo-ciclo < 50ps
Deviazione uscita-uscita < 50 ps