Renesas Electronics Buffer LVDS 9DB102BGILF 2, ingresso TTL, uscita Buffer, TSSOP 20 Pin
- Codice RS:
- 217-7929P
- Codice costruttore:
- 9DB102BGILF
- Costruttore:
- Renesas Electronics
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*prezzo indicativo
- Codice RS:
- 217-7929P
- Codice costruttore:
- 9DB102BGILF
- Costruttore:
- Renesas Electronics
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
Trova prodotti simili selezionando uno o più attributi.
Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Renesas Electronics | |
| Tipo prodotto | Buffer LVDS | |
| Numero driver | 2 | |
| Tipo di ingresso | TTL | |
| Tipo uscita | Buffer | |
| Sottotipo | Buffer | |
| Numero elementi per chip | 2 | |
| Tipo montaggio | Superficie | |
| Tipo di package | TSSOP | |
| Numero pin | 20 | |
| Tensione minima di alimentazione | 3V | |
| Tensione massima di alimentazione | 3.3V | |
| Minima temperatura operativa | -40°C | |
| Protezione ESD | Sì | |
| Temperatura massima di funzionamento | 85°C | |
| Lunghezza | 6.6mm | |
| Standard/Approvazioni | No | |
| Serie | 9DB102 | |
| Altezza | 1.05mm | |
| Standard automobilistico | No | |
| Seleziona tutto | ||
|---|---|---|
Marchio Renesas Electronics | ||
Tipo prodotto Buffer LVDS | ||
Numero driver 2 | ||
Tipo di ingresso TTL | ||
Tipo uscita Buffer | ||
Sottotipo Buffer | ||
Numero elementi per chip 2 | ||
Tipo montaggio Superficie | ||
Tipo di package TSSOP | ||
Numero pin 20 | ||
Tensione minima di alimentazione 3V | ||
Tensione massima di alimentazione 3.3V | ||
Minima temperatura operativa -40°C | ||
Protezione ESD Sì | ||
Temperatura massima di funzionamento 85°C | ||
Lunghezza 6.6mm | ||
Standard/Approvazioni No | ||
Serie 9DB102 | ||
Altezza 1.05mm | ||
Standard automobilistico No | ||
Il buffer a ritardo zero 9DB102 di Renesas Electronics supporta i requisiti di clock PCI Express. Il 9DB102 è azionato da una coppia di uscita SRC differenziale da un generatore di clock principale conforme a IDT CK409/CK410 come il 952601 o 954101. Attenua il jitter sul clock di ingresso e ha una larghezza di banda PLL selezionabile per massimizzare le prestazioni in sistemi con o senza clock a spettro esteso.
Coppie di uscita differenziali HCSL da 2 - 0,7 V.
Jitter di fase: PCIe Gen2 < 3,1 ps rms
Jitter di fase: PCIe Gen1 < 86 ps Peak to Peak
Supporta la modalità buffer con ritardo zero e la modalità fanout
Programmazione della larghezza di banda disponibile
Funzionamento a 33-110 MHz in modalità PLL
Funzionamento a 10-110 MHz in modalità bypass