SDRAM W9425G6KH-5I, 256Mbit, 200MHz, Da 2,3 V a 2,7 V, TSOP 66 Pin DDR
- Codice RS:
- 188-2832P
- Codice costruttore:
- W9425G6KH-5I
- Costruttore:
- Winbond
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- Codice RS:
- 188-2832P
- Codice costruttore:
- W9425G6KH-5I
- Costruttore:
- Winbond
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Winbond | |
| Dimensioni memoria | 256Mbit | |
| Classe SDRAM | DDR | |
| Organizzazione | 32m x 8 bit | |
| Flusso dati | 200MHz | |
| Larghezza del bus dati | 16bit | |
| Larghezza del bus indirizzi | 15bit | |
| Numero di bit per parola | 8bit | |
| Tempo di accesso casuale massimo | 55ns | |
| Numero di parole | 32M | |
| Tipo di montaggio | Montaggio superficiale | |
| Tipo di package | TSOP | |
| Numero pin | 66 | |
| Dimensioni | 22.35 x 10.29 x 1.05mm | |
| Altezza | 1.05mm | |
| Lunghezza | 22.35mm | |
| Tensione di alimentazione operativa minima | 2,3 V | |
| Tensione di alimentazione operativa massima | 2,7 V | |
| Massima temperatura operativa | +85 °C | |
| Larghezza | 10.29mm | |
| Minima temperatura operativa | -40 °C | |
| Seleziona tutto | ||
|---|---|---|
Marchio Winbond | ||
Dimensioni memoria 256Mbit | ||
Classe SDRAM DDR | ||
Organizzazione 32m x 8 bit | ||
Flusso dati 200MHz | ||
Larghezza del bus dati 16bit | ||
Larghezza del bus indirizzi 15bit | ||
Numero di bit per parola 8bit | ||
Tempo di accesso casuale massimo 55ns | ||
Numero di parole 32M | ||
Tipo di montaggio Montaggio superficiale | ||
Tipo di package TSOP | ||
Numero pin 66 | ||
Dimensioni 22.35 x 10.29 x 1.05mm | ||
Altezza 1.05mm | ||
Lunghezza 22.35mm | ||
Tensione di alimentazione operativa minima 2,3 V | ||
Tensione di alimentazione operativa massima 2,7 V | ||
Massima temperatura operativa +85 °C | ||
Larghezza 10.29mm | ||
Minima temperatura operativa -40 °C | ||
- Paese di origine:
- TW
W9425G6KH è una SDRAM DDR 256M e la velocità coinvolge -4/-5/-5I/-5A.
Frequenza di clock fino a 250 MHz
Architettura a doppia velocità di trasferimento dati, due trasferimenti di dati per ciclo di clock
Ingressi di clock differenziali (CLK e /CLK)
DQS è allineato al bordo con i dati per lettura, allineato al centro con i dati per la scrittura
Latenza CAS: 2, 2.5 e 3
Lunghezza burst: 2, 4 e 8
Aggiornamento Automatico E Aggiornamento Automatico
Spegnimento precaricato e spegnimento attivo
Scrivi Maschera Dati
Latenza Di Scrittura = 1
7.8μS intervallo di aggiornamento (aggiornamento 8K/64 MS)
Ciclo massimo di aggiornamento burst: 8
Interfaccia: SSTL_2
Architettura a doppia velocità di trasferimento dati, due trasferimenti di dati per ciclo di clock
Ingressi di clock differenziali (CLK e /CLK)
DQS è allineato al bordo con i dati per lettura, allineato al centro con i dati per la scrittura
Latenza CAS: 2, 2.5 e 3
Lunghezza burst: 2, 4 e 8
Aggiornamento Automatico E Aggiornamento Automatico
Spegnimento precaricato e spegnimento attivo
Scrivi Maschera Dati
Latenza Di Scrittura = 1
7.8μS intervallo di aggiornamento (aggiornamento 8K/64 MS)
Ciclo massimo di aggiornamento burst: 8
Interfaccia: SSTL_2
