Alliance Memory SDRAM, 128 MB Superficie, TSOP 16 bit 54 Pin
- Codice RS:
- 230-8442P
- Codice costruttore:
- AS4C8M16SA-7TCN
- Costruttore:
- Alliance Memory
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- Codice RS:
- 230-8442P
- Codice costruttore:
- AS4C8M16SA-7TCN
- Costruttore:
- Alliance Memory
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Alliance Memory | |
| Dimensione memoria | 128MB | |
| Tipo prodotto | SDRAM | |
| Organizzazione | 8M x 16 bit | |
| Larghezza bus dati | 16bit | |
| Larghezza indirizzi bus | 12bit | |
| Frequenza di clock massima | 143MHz | |
| Numero bit per parola | 16 | |
| Tempo massimo di accesso casuale | 5.4ns | |
| Numero parole | 2M | |
| Tipo montaggio | Superficie | |
| Tipo di package | TSOP | |
| Minima temperatura operativa | 0°C | |
| Numero pin | 54 | |
| Temperatura massima di funzionamento | 70°C | |
| Larghezza | 8.1mm | |
| Altezza | 1.2mm | |
| Lunghezza | 22.35mm | |
| Standard/Approvazioni | No | |
| Serie | AS4C8M16SA | |
| Tensione minima di alimentazione | 3V | |
| Standard automobilistico | No | |
| Tensione massima di alimentazione | 3.6V | |
| Seleziona tutto | ||
|---|---|---|
Marchio Alliance Memory | ||
Dimensione memoria 128MB | ||
Tipo prodotto SDRAM | ||
Organizzazione 8M x 16 bit | ||
Larghezza bus dati 16bit | ||
Larghezza indirizzi bus 12bit | ||
Frequenza di clock massima 143MHz | ||
Numero bit per parola 16 | ||
Tempo massimo di accesso casuale 5.4ns | ||
Numero parole 2M | ||
Tipo montaggio Superficie | ||
Tipo di package TSOP | ||
Minima temperatura operativa 0°C | ||
Numero pin 54 | ||
Temperatura massima di funzionamento 70°C | ||
Larghezza 8.1mm | ||
Altezza 1.2mm | ||
Lunghezza 22.35mm | ||
Standard/Approvazioni No | ||
Serie AS4C8M16SA | ||
Tensione minima di alimentazione 3V | ||
Standard automobilistico No | ||
Tensione massima di alimentazione 3.6V | ||
La SDRAM 128MB Alliance Memory è una DRAM sincrona CMOS ad alta velocità contenente 128 Mbit. È configurato internamente come 4 banchi di 2M word x 16 DRAM con interfaccia sincrona (tutti i segnali sono registrati sul fronte positivo del segnale di clock, CLK). Gli accessi in lettura e scrittura alla SDRAM sono orientati al burst; gli accessi partono da una posizione selezionata e continuano per un numero programmato di posizioni in una sequenza programmata. Gli accessi iniziano con la registrazione di un comando BankActivate seguito da un comando Read o Write.
Aggiornamento automatico e aggiornamento automatico
4096 cicli di aggiornamento/64ms
Modalità di spegnimento CKE
Alimentatore singolo da +3,3 V 0,3 V.
Interfaccia: LVTTL