Sintetizzatore di frequenza RC32504A000GNK#BB0, 20Gsps, 24 QFN 24 Pin
- Codice RS:
- 230-6594
- Codice costruttore:
- RC32504A000GNK#BB0
- Costruttore:
- Renesas Electronics
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Unità | Per unità |
|---|---|
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*prezzo indicativo
- Codice RS:
- 230-6594
- Codice costruttore:
- RC32504A000GNK#BB0
- Costruttore:
- Renesas Electronics
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Renesas Electronics | |
| Tasso di conversione | 20Gsps | |
| Frequenza di uscita massima | 180MHz | |
| Numero di elementi per chip | 8 | |
| Tipo di montaggio | Montaggio superficiale | |
| Tipo di package | 24 QFN | |
| Numero pin | 24 | |
| Seleziona tutto | ||
|---|---|---|
Marchio Renesas Electronics | ||
Tasso di conversione 20Gsps | ||
Frequenza di uscita massima 180MHz | ||
Numero di elementi per chip 8 | ||
Tipo di montaggio Montaggio superficiale | ||
Tipo di package 24 QFN | ||
Numero pin 24 | ||
Il traslatore di frequenza universale RC32504A Renesas Electronics è un piccolo componente di temporizzazione a bassa potenza progettato per essere posizionato immediatamente adiacente a PHY, switch, ASIC o FPGA che richiede diversi clock di riferimento con prestazioni di jitter inferiori a 100fs. Può fungere da sintetizzatore di frequenza per generare localmente il clock di riferimento, un attenuatore del jitter per eseguire la pulitura locale e/o la traslazione di frequenza di un riferimento fornito centralmente, Clock di apparecchiature Ethernet sincrone per eseguire il filtraggio della banda passante e la pulizia dei riferimenti forniti dalla rete o come DCO per applicazioni di calcolo del margine di frequenza o clock OTN.
Jitter inferiore a 100fs RMS (da 10kHz a 20MHz)
Conforme a ITU-T G.8262 per Ethernet/OTN sincrono (EEC/OEC) e ITU-T G.8262.1 per Ethernet/OTN sincrono potenziato (eEEC/eOEC)
Il nucleo PLL è costituito da un PLL analogico a retroazione frazionale (APLL) che può facoltativamente essere guidato da un PLL digitale (DPLL)
Il buffer di ingresso programmabile supporta HCSL, LVDS o due LVCMOS senza terminazioni esterne necessarie
Il monitor di riferimento qualifica/disqualifica il clock di ingresso
Uscita di stato programmabile
Supporta fino a 1MHz I2C o fino a 20MHz di porta del processore seriale SPI
Può configurarsi automaticamente dopo il reset tramite la memoria OTP (One-Time Programmable) interna definibile dal cliente con un massimo di quattro diverse configurazioni
Contenitore 24-QFN da 4 x 4 mm
4 uscite differenziali/8 LVCMOS
Ingresso di abilitazione uscita con effetto programmabile
Conforme a ITU-T G.8262 per Ethernet/OTN sincrono (EEC/OEC) e ITU-T G.8262.1 per Ethernet/OTN sincrono potenziato (eEEC/eOEC)
Il nucleo PLL è costituito da un PLL analogico a retroazione frazionale (APLL) che può facoltativamente essere guidato da un PLL digitale (DPLL)
Il buffer di ingresso programmabile supporta HCSL, LVDS o due LVCMOS senza terminazioni esterne necessarie
Il monitor di riferimento qualifica/disqualifica il clock di ingresso
Uscita di stato programmabile
Supporta fino a 1MHz I2C o fino a 20MHz di porta del processore seriale SPI
Può configurarsi automaticamente dopo il reset tramite la memoria OTP (One-Time Programmable) interna definibile dal cliente con un massimo di quattro diverse configurazioni
Contenitore 24-QFN da 4 x 4 mm
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