Buffer clock PLL CY23EP09ZXI-1H 220MHz max, TSSOP 16 Pin

La versione -1H funziona con frequenze fino a 220 (200) MHz a 3,3 V (2,5 V), e ha un drive superiore rispetto ai dispositivi -1. Tutte le parti sono dotate di PLL on-chip che si bloccano su un clock di ingresso sul pin REF. Il feedback ad anello ad aggancio di fase (PLL) è on-chip ed è ottenuto dal pad CLKOUT. Sono presenti due banchi di quattro uscite ciascuno, che possono essere controllati dagli ingressi Select. Se non sono richiesti tutti i clock di uscita, il banco B può essere a tre. Gli ingressi di selezione consentono inoltre di applicare il clock di ingresso direttamente alle uscite per scopi di test di chip e sistema. Il PLL entra in una modalità di spegnimento quando non ci sono fronti di salita sull'ingresso REF (meno di ∼2 MHz). In questo stato, le uscite sono a tre punti e il PLL è spento, dando come risultato meno di 25 μA di assorbimento di corrente. Nel caso speciale in cui S2:S1 è 1:0, il PLL viene bypassato e REF viene emesso da DC alla frequenza massima consentita. La parte si comporta come un buffer di ritardo diverso da zero in questa modalità, e le uscite non sono a tre valori.