IC flip flop 74HC73D-Q100J, HC, CMOS

Flip-flop JK Nexperia a doppio innesco sul fronte negativo con ingressi J, K, clock (nCP) e reset (nR) individuali e uscite nQ e nQ complementari. Per un funzionamento prevedibile, gli ingressi J e K devono essere stabili un tempo di set-up prima della transizione del clock da HIGH a LOW. (nR) è asincrono, quando è LOW sovrascrive gli ingressi di clock e dati, forzando l'uscita nQ LOW e l'uscita nQ high. L'azione del trigger Schmitt nell'ingresso del clock rende il circuito altamente tollerante ai tempi di salita e discesa del clock più lenti. Gli ingressi includono diodi clamping. Ciò consente l'uso di resistenze di limitazione della corrente per interfacciare gli ingressi a tensioni superiori a VCC.

Qualifica del prodotto automotive in conformità con AEC-Q100 (Grado 1)
Specificato da -40 °C a +85 °C e da -40 °C a +125 °C
Dissipazione CMOS a bassa potenza
Ampio intervallo di tensione di alimentazione da 2,0 a 6,0 V
Elevata immunità al rumore
Prestazioni di latch-up superiori a 100 mA secondo JESD 78 Classe II Livello B