Nexperia Certificazione AEC Q100 Grado 1 IC flip flop 74HC73D-Q100J, HC, CMOS, SO-14, 14 Pin
- Codice RS:
- 243-4416
- Codice costruttore:
- 74HC73D-Q100J
- Costruttore:
- Nexperia
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*prezzo indicativo
- Codice RS:
- 243-4416
- Codice costruttore:
- 74HC73D-Q100J
- Costruttore:
- Nexperia
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Nexperia | |
| Tipo prodotto | IC flip flop | |
| Famiglia logica | HC | |
| Tipo di ingresso | A estremità singola | |
| Tipo uscita | CMOS | |
| Polarità | Negativo | |
| Tipo montaggio | Superficie | |
| Tipo di package | SO-14 | |
| Tensione minima di alimentazione | 2V | |
| Numero pin | 14 | |
| Tensione massima di alimentazione | 6V | |
| Minima temperatura operativa | -40°C | |
| Tipo di attivazione | Fronte negativo | |
| Tipo Flip-Flop | Tipo JK | |
| Temperatura massima di funzionamento | 125°C | |
| Standard/Approvazioni | HBM JESD22-A114F, AEC-Q100 (Grade 1), JEDEC Standards JESD8C (2.7 V to 3.6 V), JESD7A (2.0 V to 6.0 V), MM JESD22-A115-A | |
| Serie | 74HC73-Q100 | |
| Standard automobilistico | Certificazione AEC Q100 Grado 1 | |
| Seleziona tutto | ||
|---|---|---|
Marchio Nexperia | ||
Tipo prodotto IC flip flop | ||
Famiglia logica HC | ||
Tipo di ingresso A estremità singola | ||
Tipo uscita CMOS | ||
Polarità Negativo | ||
Tipo montaggio Superficie | ||
Tipo di package SO-14 | ||
Tensione minima di alimentazione 2V | ||
Numero pin 14 | ||
Tensione massima di alimentazione 6V | ||
Minima temperatura operativa -40°C | ||
Tipo di attivazione Fronte negativo | ||
Tipo Flip-Flop Tipo JK | ||
Temperatura massima di funzionamento 125°C | ||
Standard/Approvazioni HBM JESD22-A114F, AEC-Q100 (Grade 1), JEDEC Standards JESD8C (2.7 V to 3.6 V), JESD7A (2.0 V to 6.0 V), MM JESD22-A115-A | ||
Serie 74HC73-Q100 | ||
Standard automobilistico Certificazione AEC Q100 Grado 1 | ||
Flip-flop JK Nexperia a doppio innesco sul fronte negativo con ingressi J, K, clock (nCP) e reset (nR) individuali e uscite nQ e nQ complementari. Per un funzionamento prevedibile, gli ingressi J e K devono essere stabili un tempo di set-up prima della transizione del clock da HIGH a LOW. (nR) è asincrono, quando è LOW sovrascrive gli ingressi di clock e dati, forzando l'uscita nQ LOW e l'uscita nQ high. L'azione del trigger Schmitt nell'ingresso del clock rende il circuito altamente tollerante ai tempi di salita e discesa del clock più lenti. Gli ingressi includono diodi clamping. Ciò consente l'uso di resistenze di limitazione della corrente per interfacciare gli ingressi a tensioni superiori a VCC.
Qualifica del prodotto automotive in conformità con AEC-Q100 (Grado 1)
Specificato da -40 °C a +85 °C e da -40 °C a +125 °C
Dissipazione CMOS a bassa potenza
Ampio intervallo di tensione di alimentazione da 2,0 a 6,0 V
Elevata immunità al rumore
Prestazioni di latch-up superiori a 100 mA secondo JESD 78 Classe II Livello B
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