Buffer LVDS 9DB106BGILF, ingresso TTL, uscita Buffer, TSSOP 20 Pin

Il buffer a ritardo zero 9DB106 di Renesas Electronics supporta i requisiti di clock PCIe Gen1 e Gen2. Il modello 9DB106 è azionato da una coppia di uscita SRC differenziale da un generatore di clock principale conforme a IDT CK410/CK505. Attenua il jitter sul clock di ingresso e dispone di una larghezza di banda PLL selezionabile per ottimizzare le prestazioni in sistemi con o senza clock a spettro esteso. Un'interfaccia SMBus consente il controllo della larghezza di banda PLL e delle opzioni di bypass, mentre 2 pin di richiesta di clock (CLKREQ n.) rendono il 9DB106 adatto per le applicazioni Express Card.

Coppie di uscita differenziale in modalità di corrente (HCSL) da 6 a 0,7 V
Il pin CLKREQ per le uscite 1 e 4/ supporta la scheda Express applicazioni
PLL o modalità di bypass/PLL possono dejitter del clock in entrata
Larghezza di banda PLL selezionabile/riduce al minimo il picco di jitter nei PLL a valle
Compatibile con Spread Spectrum/clock di ingresso di spreading delle tracce per EMI ridotte
L'interfaccia SMBus/le uscite inutilizzate possono essere disattivate
Jitter da ciclo a ciclo < 50 ps
Disallineamento uscita-uscita < 50 ps