Alliance Memory SDRAM AS4C512M8D3LC-12BCN, 4 GB Superficie, FBGA-78 a sfera 8 bit 78 Pin
- Codice RS:
- 425-177
- Codice costruttore:
- AS4C512M8D3LC-12BCN
- Costruttore:
- Alliance Memory
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Unità | Per unità | Per Vassoio* |
|---|---|---|
| 242 + | 32,952 € | 7.974,38 € |
*prezzo indicativo
- Codice RS:
- 425-177
- Codice costruttore:
- AS4C512M8D3LC-12BCN
- Costruttore:
- Alliance Memory
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Alliance Memory | |
| Dimensione memoria | 4GB | |
| Tipo prodotto | SDRAM | |
| Larghezza bus dati | 8bit | |
| Frequenza di clock massima | 800MHz | |
| Numero bit per parola | 8 | |
| Tempo massimo di accesso casuale | 20ns | |
| Numero parole | 512 | |
| Tipo montaggio | Superficie | |
| Tipo di package | FBGA-78 a sfera | |
| Minima temperatura operativa | -40°C | |
| Numero pin | 78 | |
| Temperatura massima di funzionamento | 95°C | |
| Larghezza | 7.5mm | |
| Serie | AS4C512M8D3LC | |
| Standard/Approvazioni | RoHS, JEDEC | |
| Altezza | 1.2mm | |
| Lunghezza | 10.6mm | |
| Tensione minima di alimentazione | 1.283V | |
| Standard automobilistico | No | |
| Tensione massima di alimentazione | 1.45V | |
| Seleziona tutto | ||
|---|---|---|
Marchio Alliance Memory | ||
Dimensione memoria 4GB | ||
Tipo prodotto SDRAM | ||
Larghezza bus dati 8bit | ||
Frequenza di clock massima 800MHz | ||
Numero bit per parola 8 | ||
Tempo massimo di accesso casuale 20ns | ||
Numero parole 512 | ||
Tipo montaggio Superficie | ||
Tipo di package FBGA-78 a sfera | ||
Minima temperatura operativa -40°C | ||
Numero pin 78 | ||
Temperatura massima di funzionamento 95°C | ||
Larghezza 7.5mm | ||
Serie AS4C512M8D3LC | ||
Standard/Approvazioni RoHS, JEDEC | ||
Altezza 1.2mm | ||
Lunghezza 10.6mm | ||
Tensione minima di alimentazione 1.283V | ||
Standard automobilistico No | ||
Tensione massima di alimentazione 1.45V | ||
- Paese di origine:
- TW
Le DRAM da 4 Gb Double-Data-Rate-3 (DDR3L) Alliance Memory sono caratterizzate da un'architettura a doppia velocità di trasmissione dei dati per ottenere un funzionamento ad alta velocità. Il chip è progettato per essere conforme a tutte le caratteristiche chiave delle DRAM DDR3L e tutti gli ingressi di controllo e indirizzo sono sincronizzati con una coppia di clock differenziali forniti esternamente.
Livellamento della scrittura
Calibrazione ZQ
Conforme alla direttiva RoHS
Refresh automatico e self refresh
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