Winbond SDRAM W972GG6KB25I, 2 GB Superficie, WBGA 16 bit 84 Pin
- Codice RS:
- 188-2584
- Codice costruttore:
- W972GG6KB25I
- Costruttore:
- Winbond
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- Codice RS:
- 188-2584
- Codice costruttore:
- W972GG6KB25I
- Costruttore:
- Winbond
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Winbond | |
| Tipo prodotto | SDRAM | |
| Standard automobilistico | No | |
| Dimensione memoria | 2 GB | |
| Tipo montaggio | Superficie | |
| Tipo di package | WBGA | |
| Larghezza bus dati | 16 bit | |
| Numero pin | 84 | |
| Larghezza indirizzi bus | 17 bit | |
| Altezza | 600 μm | |
| Lunghezza | 12.6 mm | |
| Frequenza di clock massima | 533 MHz | |
| Temperatura massima di funzionamento | 95 °C | |
| Tempo massimo di accesso casuale | 0.4 ns | |
| Tensione massima di alimentazione | 1.9 V | |
| Minima temperatura operativa | -40 °C | |
| Tensione minima di alimentazione | 1.7 V | |
| Numero bit per parola | 8 | |
| Numero parole | 256M | |
| Organizzazione | 256M x 8 bit | |
| Serie | W972GG6KB | |
| Standard/Approvazioni | RoHS | |
| Corrente di alimentazione | 280 mA | |
| Larghezza | 8.1 mm | |
| Seleziona tutto | ||
|---|---|---|
Marchio Winbond | ||
Tipo prodotto SDRAM | ||
Standard automobilistico No | ||
Dimensione memoria 2 GB | ||
Tipo montaggio Superficie | ||
Tipo di package WBGA | ||
Larghezza bus dati 16 bit | ||
Numero pin 84 | ||
Larghezza indirizzi bus 17 bit | ||
Altezza 600 μm | ||
Lunghezza 12.6 mm | ||
Frequenza di clock massima 533 MHz | ||
Temperatura massima di funzionamento 95 °C | ||
Tempo massimo di accesso casuale 0.4 ns | ||
Tensione massima di alimentazione 1.9 V | ||
Minima temperatura operativa -40 °C | ||
Tensione minima di alimentazione 1.7 V | ||
Numero bit per parola 8 | ||
Numero parole 256M | ||
Organizzazione 256M x 8 bit | ||
Serie W972GG6KB | ||
Standard/Approvazioni RoHS | ||
Corrente di alimentazione 280 mA | ||
Larghezza 8.1 mm | ||
The W972GG6KB is a 2G bits DDR2 SDRAM, and speed involving -18, -25/25I, and -3/-3I.
Double Data Rate architecture: two data transfers per clock cycle
CAS Latency: 3, 4, 5, 6 and 7
Burst Length: 4 and 8
Bi-directional, differential data strobes (DQS and /DQS ) are transmitted / received with data
Edge-aligned with Read data and center-aligned with Write data
DLL aligns DQ and DQS transitions with clock
Differential clock inputs (CLK and /CLK)
Data masks (DM) for write data
Commands entered on each positive CLK edge, data and data mask are referenced to both edges of /DQS
Posted /CAS programmable additive latency supported to make command and data bus efficiency
Read Latency = Additive Latency plus CAS Latency (RL = AL + CL)
Off-Chip-Driver impedance adjustment (OCD) and On-Die-Termination (ODT) for better signal quality
Auto-precharge operation for read and write bursts
Auto Refresh and Self Refresh modes
Precharged Power Down and Active Power Down
Write Data Mask
Write Latency = Read Latency - 1 (WL = RL - 1)
Interface: SSTL_18
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