PLL Clock Generator 9FGV0441AKILF, VFQFPN 32 Pin
- Codice RS:
- 262-9023
- Codice costruttore:
- 9FGV0441AKILF
- Costruttore:
- Renesas Electronics
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Unità | Per unità | Per Vassoio* |
|---|---|---|
| 490 - 490 | 1,73 € | 847,70 € |
| 980 + | 1,522 € | 745,78 € |
*prezzo indicativo
- Codice RS:
- 262-9023
- Codice costruttore:
- 9FGV0441AKILF
- Costruttore:
- Renesas Electronics
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
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Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Renesas Electronics | |
| Tipo di package | VFQFPN | |
| Numero pin | 32 | |
| Seleziona tutto | ||
|---|---|---|
Marchio Renesas Electronics | ||
Tipo di package VFQFPN | ||
Numero pin 32 | ||
- Paese di origine:
- MY
Il PCIE GEN123 CLK GEN di Renesas Electronics è un generatore di clock a 4 uscite a bassissima potenza per applicazioni PCIe Gen1–4 con terminazioni di uscita integrate che forniscono Zo = 100 Ω. Il dispositivo è dotato di 4 uscite abilitanti per la gestione del clock e supporta 2 diversi livelli di spettro diffuso oltre alla diffusione.
Le terminazioni integrate forniscono una riduzione del numero di componenti e dello spazio sulla scheda di 100 Ω di differenziale Zo
Funzionamento a 1,8 V con consumo energetico ridotto
I pin OE supportano la gestione dell'alimentazione DIF
Le uscite di clock differenziale LP-HCSL riducono la potenza e lo spazio sulla scheda
La velocità di scorrimento programmabile per ogni uscita consente la sintonizzazione per varie lunghezze di linea
L'ampiezza di uscita programmabile consente la sintonizzazione per vari ambienti di applicazione
Le uscite DIF sono bloccate fino a quando il PLL non viene bloccato e l'avvio del sistema pulito
Funzionamento a 1,8 V con consumo energetico ridotto
I pin OE supportano la gestione dell'alimentazione DIF
Le uscite di clock differenziale LP-HCSL riducono la potenza e lo spazio sulla scheda
La velocità di scorrimento programmabile per ogni uscita consente la sintonizzazione per varie lunghezze di linea
L'ampiezza di uscita programmabile consente la sintonizzazione per vari ambienti di applicazione
Le uscite DIF sono bloccate fino a quando il PLL non viene bloccato e l'avvio del sistema pulito
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