Buffer CY2305SXI-1H 133MHz max, SOIC 8 Pin

Il buffer di ritardo zero Infineon è progettato per distribuire orologi ad alta velocità. Utilizza un ingresso di riferimento e distribuisce cinque clock a basso skew. Tutte le parti sono dotate di PLL su chip che si bloccano a un clock di ingresso sul pin REF. Il feedback del PLL è su chip e si ottiene dal pad CLKOUT. Questi dispositivi buffer possono accettare lo stesso clock di ingresso e distribuirlo. In questo caso, la deviazione tra le uscite di due dispositivi è garantita inferiore a 700 ps.

60 ps ciclo-ciclo jitter tipico
Ritardo di propagazione ingresso/uscita pari a zero
Modalità di test per bypassare l'anello bloccato in fase
Compatibile con i sistemi basati su Pentium