Buffer 9DB106BGLFT 105MHz max, TSSOP 28 Pin

Il buffer a ritardo zero Renesas Electronics supporta i requisiti di clock PCIe Gen1 e Gen2. Il è azionato da una coppia di uscita SRC differenziale da un generatore di clock principale conforme a IDT. Attenua il jitter sul clock di ingresso e ha una larghezza di banda PLL selezionabile per massimizzare le prestazioni in sistemi con o senza clock a spettro esteso. Un'interfaccia SMBus consente il controllo della larghezza di banda PLL e delle opzioni di bypass, mentre 2 pin di richiesta clock rendono la scheda adatta per le applicazioni Express.

La larghezza di banda pll selezionabile riduce al minimo il picco di jitter nei pll a valle
Clock di ingresso di diffusione compatibile a spettro esteso per emi ridotte
Le uscite non utilizzate dell'interfaccia SMBus possono essere disattivate