Buffer di clock 9DB106BGLF, 5 elementi 105MHz max, TSSOP 28 Pin

Il buffer a ritardo zero Renesas Electronics supporta i requisiti di clock PCIe Gen1 e Gen2. È azionato da una coppia di uscita SRC differenziale da un generatore di clock principale IDT. Attenua i jitter sul clock di ingresso ed è dotato di una larghezza di banda PLL selezionabile per massimizzare le prestazioni in sistemi con o senza clock di spettro diffuso.

Interfaccia SMBus
Jitter ciclo-ciclo < 50ps
Deviazione uscita-uscita < 50 ps