SDRAM S27KS0641DPBHI020, 64Mbit, 333Mbit/s, FBGA 24 Pin

3,0 V i/o, 11 segnali bus
Orologio a terminazione singola (CK)
1,8 V i/o, 12 segnali bus
Clock differenziale (CK, CK)
Selezione chip (n. CS)
Bus dati a 8 bit (DQ[7:0])
Lettura/Scrittura Dati Stroboscopici (Rwds)
Strobe/Maschera Dati Bidirezionale
Output all'inizio di tutte le transazioni per indicare la latenza di aggiornamento
Output durante le transazioni di lettura come Read Data Strobe
Input durante le transazioni di scrittura come maschera dati di scrittura
Tempo DCARS RWDS
Durante le transazioni di lettura RWDS è compensato da un secondo orologio, fase spostata da CK
L'orologio Con Sfasamento Viene utilizzato per spostare il bordo di transizione RWDS all'interno dell'occhio dei dati letti
Fino a 333 Mbps
Double-Data Rate (DDR) - due trasferimenti di dati per orologio
Velocità di clock di 166 MHz (333 Mbps) a 1,8 V Vcc
Frequenza di clock di 100 MHz (200 Mbps) a 3,0 V VCC Vcc
Transazioni burst sequenziali
Caratteristiche Di Burst Configurabili
Lunghezze raffica avvolte:
16 byte (8 clock)
32 byte (16 clock)
64 byte (32 clock)
128 byte (64 clock)
Burst lineare
Opzione ibrida - una raffica avvolta seguita da raffica lineare
Tipo di burst wrapping o lineare selezionato in ogni transazione
Potenza dell'unità di uscita configurabile
Modalità a bassa potenza
Spegnimento Completo
Contenitore
FBGA a 24 sfere