Winbond SDRAM DDR2, 128 MB Superficie, TFBGA 16 bit 84 Pin
- Codice RS:
- 188-2730P
- Codice costruttore:
- W9712G6KB25I
- Costruttore:
- Winbond
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*prezzo indicativo
- Codice RS:
- 188-2730P
- Codice costruttore:
- W9712G6KB25I
- Costruttore:
- Winbond
Specifiche
Documentazione Tecnica
Normative
Dettagli prodotto
Trova prodotti simili selezionando uno o più attributi.
Seleziona tutto | Attributo | Valore |
|---|---|---|
| Marchio | Winbond | |
| Tipo prodotto | SDRAM DDR2 | |
| Dimensione memoria | 128MB | |
| Organizzazione | 16M x 8 bit | |
| Larghezza bus dati | 16bit | |
| Larghezza indirizzi bus | 15bit | |
| Numero bit per parola | 8 | |
| Tempo massimo di accesso casuale | 0.4ns | |
| Numero parole | 16M | |
| Tipo montaggio | Superficie | |
| Tipo di package | TFBGA | |
| Minima temperatura operativa | -40°C | |
| Numero pin | 84 | |
| Temperatura massima di funzionamento | 95°C | |
| Altezza | 800μm | |
| Lunghezza | 12.6mm | |
| Serie | W9712G6KB | |
| Larghezza | 8.1mm | |
| Standard/Approvazioni | RoHS | |
| Tensione massima di alimentazione | 1.9V | |
| Tensione minima di alimentazione | 1.7V | |
| Standard automobilistico | No | |
| Corrente di alimentazione | 135mA | |
| Seleziona tutto | ||
|---|---|---|
Marchio Winbond | ||
Tipo prodotto SDRAM DDR2 | ||
Dimensione memoria 128MB | ||
Organizzazione 16M x 8 bit | ||
Larghezza bus dati 16bit | ||
Larghezza indirizzi bus 15bit | ||
Numero bit per parola 8 | ||
Tempo massimo di accesso casuale 0.4ns | ||
Numero parole 16M | ||
Tipo montaggio Superficie | ||
Tipo di package TFBGA | ||
Minima temperatura operativa -40°C | ||
Numero pin 84 | ||
Temperatura massima di funzionamento 95°C | ||
Altezza 800μm | ||
Lunghezza 12.6mm | ||
Serie W9712G6KB | ||
Larghezza 8.1mm | ||
Standard/Approvazioni RoHS | ||
Tensione massima di alimentazione 1.9V | ||
Tensione minima di alimentazione 1.7V | ||
Standard automobilistico No | ||
Corrente di alimentazione 135mA | ||
- Paese di origine:
- TW
W9712G6KB è una SDRAM DDR2 a 128M bit e la velocità coinvolge -25, 25I e -3.
Architettura della velocità di trasferimento dati doppia: due trasferimenti dati per ciclo di clock
Latenza CAS: 3, 4, 5 e 6
Lunghezza del treno d'impulsi: 4 e 8
Valori di dati strobo differenziali bidirezionali (DQS e /DQS ) sono strasmessi / ricevuti con i dati
Allineamento Edge con dati di lettura e allineamento centrale con dati di scrittura
DLL allinea le transizioni DQ e DQS con clock
Ingressi di clock differenziali (CLK e /CLK)
Maschere di dati (DM) per la scrittura di dati
I comandi immessi su ogni bordo CLK positivo, i dati e la maschera dati sono referenziati a entrambi i bordi di /DQS
Posted /CAS programmable additive latency supported to make command and data bus efficiency
Latenza di lettura = Latenza Aggiuntiva più Latenza CAS (RL = al + CL)
Regolazione dell'impedenza Off-Chip-Driver (OCD) e On-Die-Termination (ODT) per una migliore qualità del segnale
Funzionamento automatico di precarica per treni d'impulsi di lettura e scrittura
Aggiornamento automatico e modalità di aggiornamento automatico
Spegnimento precaricato e spegnimento attivo
Scrivi Maschera Dati
Latenza di scrittura = Latenza di lettura - 1 (WL = RL - 1)
Interfaccia: SSTL_18